Verilog

Centra danych inwestują w karty FPGA, żeby przyspieszyć szyfrowanie, kompresję czy inferencję AI. Problem w tym, że każda zmiana obciążenia wymaga nowego akceleratora, a jego ręczne tworzenie i debugowanie potrafi zająć tygodnie. VeriTrace pokazuje, że…

Jeden błąd w sterowniku hamulców może skończyć się tragedią. Producenci układów ADAS wydają dziesiątki milionów euro na weryfikację RTL, ale poprawki po pierwszym tape-oucie zdarzają się regularnie. System VeriTrace, opisany w najnowszym paperze, jako pierwszy…

Zespół R&D kończy model uczenia maszynowego dla nowego czujnika. Algorytm działa świetnie w Pythonie, ale musi działać na taniej kamerze IoT z FPGA. Tłumaczenie na Verilog zajmuje tygodnie, a każda runda symulacji i debugowania odkrywa…

Projektowanie układów ASIC na zamówienie to gra w iteracje. Średnio 40% czasu zespołu pochłania nie samo tworzenie, ale debugowanie kodu RTL i poprawianie błędów wykrytych w symulacjach. Każda iteracja to opóźnienie tape-outu i dodatkowe setki…