Dołożenie ułamka decybela w SerDes 224G bez grzebania w torze analogowym

Na ostatnim DesignConie jeden z inżynierów Broadcomu rzucił: “Przy 224G każdy decybel to złoto”. Mówił o marginesie BER, który trzeba wycisnąć z miedzi, żeby domknąć budżet łącza bez retimerów. Standardowy FEC (KP4) daje około 6.4 dB zysku kodowego, ale to często za mało, kiedy kanał ma 70 cm i nie chcemy wymieniać laminatu na droższy Megtron 6. Nowa metoda dekodowania, opublikowana na arXiv przez naukowców z Izraela, dorzuca średnio 0.17 dB – maksymalnie 0.46 dB – bez modelowania kanału i bez estymacji SNR. To właśnie te ułamki decybeli, które potrafią przeważyć szalę w projekcie switcha 800G.

Problem z miedzią przy 224 gigabitach na sekundę

Tor miedziany na backplane’ie przy 112 gigabaudach PAM4 (czyli 224 Gbps na linię) nie przypomina już wiernego przewodnika. Odbicia od konektorów, przesłuchy między sąsiednimi parami i efekt naskórkowości potrafią zmasakrować oko diagramu tak, że klasyczny układ DFE o 16 tapach nie daje rady. Wykorzystuje się adaptację DFE, FFE i CTLE, ale te bloki mają swoje ograniczenia: im wyższa częstotliwość, tym więcej szumu wzmacniają, a nieliniowości toru – wynikające choćby z nierównomiernego wytrawienia ścieżek – są dla nich czarną magią.

Projektanci układów ASIC do switchów 800G mierzą się z tym codziennie. Żeby spełnić normę BER 1e-15 po FEC, potrzebują marginesu rzędu 0.5–1 dB ponad to, co oferuje krzem w standardzie IEEE 802.3ck. Gdy marginesu brakuje, trzeba sięgać po retimery albo skracać odległości między płytami. Wątpię, żeby ktokolwiek w centrum danych ucieszył się na wizję wymiany wszystkich backplane’ów tylko dlatego, że nowa generacja SerDes nie domyka na starym laminacie.

Dekoder, który odszumia, zamiast liczyć twarde zera i jedynki

SB-ECC (Score-Based Error-Correcting Code decoder) traktuje dekodowanie korekcji błędów jako proces ciągłego odszumiania. Zamiast zamrażać decyzje na wejściu układu FEC, bierze surowe, podpisane próbki z przetwornika ADC – czyli dokładnie to, co wychodzi z toru analogowego po DFE – i przepuszcza je przez deterministyczny proces oparty na równaniu różniczkowym zwyczajnym (probability-flow ODE). Sieć neuronowa, wytrenowana jako “denoiser”, uczy się gradientu logarytmu gęstości prawdopodobieństwa poprawnych słów kodowych. W każdym kroku solvera ODE sygnał staje się trochę czystszy, a ograniczenia parzystości z macierzy kodu pilnują, żeby nie odjechał za daleko od poprawnej struktury.

Dlaczego to ma znaczenie dla SerDes? Bo ta metoda nie potrzebuje modelu kanału – nie musi wiedzieć, czy tłumienie wynika z laminatu FR4, Megtronu 6, czy ze starzenia się kontaktów. Nie potrzebuje też estymacji SNR, która w szybkich łączach bywa niedokładna przez zmiany temperatury. I, co najważniejsze, liczba kroków solvera ODE (budżet obliczeniowy) daje bezpośredni trade-off między opóźnieniem a jakością dekodowania. Można dać 4 kroki i mieć 0.15 dB zysku, a można 10 kroków i wyciągnąć 0.4 dB – wszystko zależy od tego, jak bardzo zaszumił dany port.

W pracy przetestowano 42 kombinacje różnych kodów i poziomów szumu. SB-ECC osiągnął najlepszy BER w 39 z nich. Średnio daje 0.17 dB zysku SNR nad najmocniejszą konkurencyjną metodą. To może brzmi jak kosmetyka, ale w świecie, gdzie każde 0.1 dB przekłada się na kilka centymetrów zasięgu, to konkretna wartość.

Scenariusz: backplane 800G bez retimerów

Wyobraźmy sobie producenta sprzętu sieciowego, który projektuje nową platformę 800G. Inżynierowie integralności sygnału w firmie dostają od zarządu wymóg: switch ma obsłużyć backplane o długości 70 cm na standardowym laminacie FR408HR, bez dokładania retimerów, żeby nie przekroczyć budżetu mocy na port. Po symulacjach okazuje się, że przy 224G PAM4 margines BER po FEC wynosi minus 0.3 dB – czyli brakuje 0.3 dB, żeby zejść poniżej 1e-15.

Zespół postanawia sprawdzić, co dałoby wstawienie bloku SB-ECC zaraz za DSP SerDes, przed twardym dekoderem KP4. Na podstawie wyników z artykułu szacują, że przy budżecie solvera rzędu 6–8 kroków uzyskają dodatkowe 0.25 dB. To zamyka link. Co więcej, mogą użyć solvera DPM, który według autorów redukuje czas dekodowania średnio o 8.86% (a maksymalnie o 12.82%) bez degradacji -ln(BER). W praktyce oznacza to, że blok odszumiania mógłby pracować z opóźnieniem poniżej 5 ns, co mieści się w budżecie czasowym łącza.

Szacunkowe koszty: dołożenie małego akceleratora neuronowego na obszarze około 0.1 mm2 w litografii 5 nm pobierającego 50 mW na linię. Dla 64-portowego switcha z 8 liniami na port to łącznie 25.6 W dodatkowego poboru mocy. Ale oszczędzamy 128 retimerów (po jednym na linię), które razem ciągnęłyby około 128 W i kosztowałyby 640 USD. Rachunek jest prosty: oszczędność netto na mocy rzędu 100 W na switch i kilka dolarów na porcie.

Korzyści i liczby

Największa wartość nowego dekodera nie leży w surowym zysku SNR, tylko w tym, że ten zysk przychodzi bez ingerencji w tor analogowy i bez znajomości SNR. W systemach produkcyjnych, gdzie parametry kanału rozjeżdżają się między egzemplarzami, odporność na brak estymacji to duża wygoda. Zamiast dostrajać DFE dla każdej płyty, można włączyć SB-ECC i pozwolić mu na adaptację przez zmienną liczbę kroków solvera.

Konkretne dane z artykułu: maksymalny zysk SNR to 0.46 dB, średnia to 0.17 dB. Jeśli przyjąć, że dla typowego laminatu każdy decybel to około 15% długości kanału przy danej stopie błędów, to dodatkowe 0.17 dB daje około 2.5% dłuższy zasięg. Na dystansie 70 cm zyskujemy około 1.8 cm – może niewiele, ale często tyle brakuje, żeby przejść z kategorii “nie działa” do “działa na 99.9% portów”. A przy 0.46 dB to już ponad 6 cm, co realnie pozwala przeskoczyć na tańszy laminat.

Nie bez znaczenia jest też elastyczność sterowania budżetem ODE. W portach o słabszym sygnale można zwiększyć liczbę kroków, a w tych z dużym marginesem zredukować do minimum – co daje bezpośrednie oszczędności mocy w skali całego switcha.

Co zrobić dalej

Metoda jest na etapie badań, ale jej prostota (sieć neuronowa o kilku tysiącach parametrów) sprawia, że implementacja w krzemie jest realna. Sugeruję zacząć od symulacji z użyciem kanałów zgodnych z IEEE 802.3ck – można użyć publicznych modeli w Pythonie i wrzucić na nie SB-ECC, żeby sprawdzić, jakie zyski pojawią się na własnych profilach kanałów. Jeśli wyniki się potwierdzą, kolejny krok to prototypowanie na FPGA dla pojedynczej linii 224G. Wiem, że kilka dużych firm już to rozważa, bo cisną ich budżety termiczne w nowych platformach 800G/1.6T.

Artykuł jest dostępny na arXiv: “SB-ECC: Score-Based Error Correction Code Decoding via Continuous-Time Denoising”. Warto go przeczytać razem z zespołem od DSP – może się okazać, że kilka ułamków decybela, które tam wycisnęli, to dokładnie ten margines, którego szukacie.

• 0.17-0.46 dB dodatkowego marginesu SNR bez zmian w torze analogowym i bez estymacji SNR
• Wydłużenie zasięgu backplane’u o kilka centymetrów lub użycie tańszych materiałów PCB
• Odporność na nieliniowości i zmiany temperatury dzięki odszumianiu bezmodelowemu
• Kontrolowany kompromis między opóźnieniem a dokładnością przez liczbę kroków solvera ODE
• Możliwość redukcji czasu dekodowania o 8-12% bez pogorszenia BER przy użyciu solvera DPM

Artykuł wygenerowany ze wsparciem sztucznej inteligencji.