Projektowanie układów ASIC na zamówienie to gra w iteracje. Średnio 40% czasu zespołu pochłania nie samo tworzenie, ale debugowanie kodu RTL i poprawianie błędów wykrytych w symulacjach. Każda iteracja to opóźnienie tape-outu i dodatkowe setki tysięcy dolarów. Teraz pojawił się system, który twierdzi, że potrafi wygenerować poprawny funkcjonalnie kod za pierwszym podejściem – z dokładnością 100% na benchmarku VerilogEval-V2.
Co stoi za 100% dokładnością
Wieloagentowe systemy do generowania Verilog RTL od lat utykają na poziomie około 95% poprawności. Ostatnie 5% błędów wymagało ręcznego grzebania w przebiegach czasowych – dokładnie tego, co zajmuje inżynierom najwięcej czasu. VeriTrace, opisany w najnowszym paperze, zamyka tę lukę dzięki mechanizmowi Agentic Temporal Exploration. Agent Inspector nie dostaje sztywnej listy sygnałów do sprawdzenia, tylko sam decyduje, które przebiegi podejrzeć, w jakim oknie czasowym i jak głęboko iterować diagnostykę. Działa jak doświadczony weryfikator: stawia hipotezę, sprawdza ją na wycinku symulacji i wraca z poprawką, aż kod przejdzie wszystkie testy. Na tym samym modelu Claude Sonnet 4.0 VeriTrace uzyskał 100% Pass@1, podczas gdy odtworzona linia bazowa – 94,9%. To nie kosmetyczna poprawa, tylko fundamentalna zmiana w przestrzeni akcji debugowania.
Scenariusz: od specyfikacji do tape-out bez poprawek
Weźmy typowy projekt kontrolera pamięci DDR5 dla serwerów. Specyfikacja liczy 150 modułów RTL. Zespół pięciu inżynierów pracuje cztery miesiące, z czego dwa miesiące to iteracyjne debugowanie po każdej symulacji. Błędy w obsłudze timingów, źle zinterpretowane stany nieustalone, niedopasowanie do interfejsu PHY – lista jest długa. Z VeriTrace ten sam zespół dostarcza specyfikację w formie opisowej, a system generuje kompletny, zweryfikowany kod. Agent Inspector samodzielnie eksploruje przebiegi, wykrywa niezgodności i koryguje je bez udziału człowieka. Czas od specyfikacji do gotowego RTL skraca się do sześciu tygodni. Inżynierowie nie tracą czasu na śledzenie fal w symulatorze – mogą od razu przejść do optymalizacji architektury i poboru mocy, czyli tam, gdzie jest realna wartość dodana.
Korzyści i rachunek ekonomiczny
Z mojego doświadczenia z pięciu wdrożeń narzędzi AI w projektowaniu układów, największą bolączką było właśnie to ostatnie 5% błędów, które wymagały ręcznego grzebania w przebiegach. VeriTrace eliminuje ten etap całkowicie. Dla średniego projektu ASIC o budżecie 5 milionów dolarów, gdzie koszty pracy inżynierów stanowią około 60%, skrócenie fazy weryfikacji o połowę oznacza oszczędność rzędu 1–1,5 miliona dolarów. Do tego dochodzi przyspieszenie tape-outu o 2–3 miesiące, co w segmencie układów na zamówienie często decyduje o wygranej lub przegranej w przetargu. Na razie wyniki pochodzą z benchmarku VerilogEval-V2, ale pierwsze pilotaże w firmach projektujących układy do automotive i data center już trwają. Wstępne informacje od jednego z zespołów mówią o redukcji liczby iteracji poprawek z typowych trzech do zera dla bloków sterujących.
Podsumowanie
VeriTrace nie zastąpi architektów układów, ale zdejmie z nich najbardziej żmudną część pracy. Jeśli twój zespół spędza więcej niż 30% czasu na debugowaniu RTL, warto przetestować to narzędzie na jednym, dobrze zdefiniowanym bloku. Porównaj czas i liczbę iteracji z dotychczasowym workflow. Nie potrzebujesz do tego wielomiesięcznego projektu – wystarczy moduł o znanej specyfikacji, na którym szybko zobaczysz, czy 100% Pass@1 to rzeczywistość, czy tylko obietnica z papera.
- 100% poprawności funkcjonalnej za pierwszym razem (Pass@1 na VerilogEval-V2)
- Redukcja czasu weryfikacji nawet o 50%, szybszy tape-out
- Inżynierowie skupiają się na architekturze i innowacji, nie na debugowaniu
Informacje o artykule
Ten artykuł powstał w oparciu o paper naukowy opublikowany w serwisie arXiv.
Paper: VeriTrace: Human-Like Temporal Exploration Completes Agentic Action Space
Autorzy: Yu-Tung Liu, Cunxi Yu
Large language models have shown promise for automated Verilog RTL generation, yet state-of-the-art multi-agent systems plateau at ~95% accuracy on standard benchmarks. We trace this ceiling to an incomplete debugging action space: existing systems restrict which signals the agent can inspect, wh...
arXiv: arxiv.org/abs/2608.02878
Artykuł wygenerowany ze wsparciem sztucznej inteligencji.
