Jeden błąd w sterowniku hamulców może skończyć się tragedią. Producenci układów ADAS wydają dziesiątki milionów euro na weryfikację RTL, ale poprawki po pierwszym tape-oucie zdarzają się regularnie. System VeriTrace, opisany w najnowszym paperze, jako pierwszy osiągnął 100% Pass@1 na benchmarku VerilogEval-V2. Dla zespołów odpowiedzialnych za ISO 26262 to sygnał, że automatyczne generowanie kodu sprzętowego z gwarancją perfekcyjnej poprawności staje się realne.
Co daje 100% Pass@1 w praktyce?
Pass@1 oznacza, że wygenerowany kod RTL przechodzi testy funkcjonalne za pierwszym razem, bez ręcznych poprawek. Dla bloku ASIL D to eliminacja najbardziej czasochłonnej fazy projektu: debugowania. Dotychczasowe narzędzia AI do generowania Verilog RTL utknęły na pułapie około 95% dokładności. W praktyce oznacza to, że jeden na dwadzieścia bloków wciąż zawiera ukryty błąd. W układzie hamulcowym taki błąd jest nieakceptowalny.
Autorzy VeriTrace zidentyfikowali przyczynę plateau: niekompletną przestrzeń akcji debugowania. Wcześniejsze systemy ograniczały agenta do sprawdzania predefiniowanych sygnałów i okien czasowych. VeriTrace daje agentowi Inspector pełną swobodę: może wybrać dowolny sygnał, dowolny moment symulacji i tyle iteracji, ile potrzebuje. To jakby inżynier weryfikacji dostał nieograniczony dostęp do oscyloskopu i mógł drążyć każdą anomalię, aż znajdzie źródło.
Jak VeriTrace debuguje sprzęt jak inżynier
System składa się z dwóch agentów. Pierwszy generuje kod Verilog na podstawie specyfikacji. Drugi, Inspector, uruchamia symulację i jeśli wynik odbiega od oczekiwań, zaczyna stawiać hipotezy: 'Czy ten sygnał nie zmienił się za wcześnie?', 'Czy to opóźnienie wynika z hazardu w potoku?'. Następnie odpytuje przebiegi czasowe w konkretnych oknach, zbiera dowody i albo potwierdza hipotezę, albo formułuje nową. Proces powtarza, aż kod przejdzie testy.
Z punktu widzenia menedżera ds. bezpieczeństwa funkcjonalnego najciekawszy jest ślad audytowy, który zostaje po każdej sesji debugowania. Każda hipoteza, każde zapytanie o przebieg i każda iteracja są rejestrowane. W przypadku audytu ISO 26262 można pokazać nie tylko końcowy, poprawny kod, ale całą historię dochodzenia do niego. To dowód, że weryfikacja nie była powierzchowna, a każdy potencjalny błąd został rozpatrzony.
Scenariusz: ADAS w firmie Tier 1
Wyobraźmy sobie dostawcę pierwszego poziomu, który opracowuje nowy system detekcji pieszych do kamery przedniej. Wymaganie: detekcja w czasie poniżej 100 ms, poziom nienaruszalności ASIL B. Zespół przygotowuje specyfikację akceleratora sprzętowego do wnioskowania sieci neuronowej. Zamiast ręcznie pisać RTL przez kilka miesięcy, inżynierowie wprowadzają specyfikację do VeriTrace.
System generuje pierwszy projekt w ciągu godziny. Symulacja wykazuje błąd: w pewnym stanie potok przetwarzania zatrzymuje się na dwa cykle za długo, co przekracza limit czasowy. Agent Inspector odpytuje przebiegi z tego stanu i odkrywa, że jednostka arbitrażu dostępu do pamięci źle priorytetyzuje zapytania. Proponuje poprawkę, regeneruje kod i po trzech iteracjach blok przechodzi wszystkie testy. Całość zajmuje dwa tygodnie, a nie cztery miesiące. Dodatkowo, zespół bezpieczeństwa dostaje szczegółowy log debugowania, który skraca przygotowanie safety case o około 30%.
Korzyści i szybki zwrot z inwestycji
Główna korzyść to 100% zgodności funkcjonalnej ze specyfikacją przy pierwszym uruchomieniu symulacji. Dla krytycznych bloków ADAS redukuje to ryzyko kosztownych poprawek po tape-oucie. Jeden respin układu ASIC w technologii 7 nm to wydatek rzędu 5 milionów euro. Jeśli VeriTrace wyeliminuje choć jeden taki przypadek na program, oszczędność jest ogromna.
Krótszy czas weryfikacji to kolejna wymierna korzyść. Zespół 10 inżynierów weryfikacji kosztuje około 1,2 miliona euro rocznie. Skrócenie fazy weryfikacji z 6 do 2 miesięcy dla jednego bloku IP daje oszczędność około 400 tysięcy euro. Do tego dochodzi szybsze wprowadzenie produktu na rynek, co w motoryzacji, gdzie kontrakty są przypisane do konkretnych platform, ma wartość strategiczną.
Należy jednak zachować ostrożność. VeriTrace osiągnął 100% na benchmarku VerilogEval-V2, który składa się z bloków o umiarkowanej złożoności. Przeniesienie tych wyników na pełne SoC z wieloma domenami zegara to wciąż wyzwanie. Ale dla izolowanych, krytycznych bloków IP, gdzie poprawność funkcjonalna jest najważniejsza, potencjał jest ogromny.
Od czego zacząć?
Menedżerowie elektroniki w firmach motoryzacyjnych powinni rozważyć pilotaż VeriTrace na mniej krytycznym bloku, na przykład kontrolerze magistrali CAN. Pozwoli to ocenić, czy narzędzie integruje się z istniejącym flow (Symulacja w Cadence Xcelium, synteza w Synopsys Design Compiler) i czy generowany kod spełnia ograniczenia czasowe. Jeśli pilotaż wypadnie pomyślnie, można stopniowo przenosić go na funkcje ASIL A/B, a docelowo ASIL D.
Współpraca z dostawcą narzędzi EDA jest tu kluczowa, bo VeriTrace jako narzędzie badawcze wymaga jeszcze adaptacji do przemysłowych standardów. Ale kierunek jest jasny: automatyczne generowanie kodu z pełną poprawnością i audytowalnym procesem debugowania to kolejny krok w stronę bezpieczniejszych samochodów. Warto już teraz przeznaczyć budżet na ewaluację tej technologii.
- 100% Pass@1 na benchmarku VerilogEval-V2 eliminuje ryzyko błędów projektowych w krytycznych blokach ADAS
- Agent Inspector generuje pełen log debugowania, który można wykorzystać jako dowód w audycie ISO 26262
- Skrócenie czasu opracowania bloku IP z miesięcy do tygodni przy zachowaniu najwyższych standardów bezpieczeństwa
Informacje o artykule
Ten artykuł powstał w oparciu o paper naukowy opublikowany w serwisie arXiv.
Paper: VeriTrace: Human-Like Temporal Exploration Completes Agentic Action Space
Autorzy: Yu-Tung Liu, Cunxi Yu
Large language models have shown promise for automated Verilog RTL generation, yet state-of-the-art multi-agent systems plateau at ~95% accuracy on standard benchmarks. We trace this ceiling to an incomplete debugging action space: existing systems restrict which signals the agent can inspect, wh...
arXiv: arxiv.org/abs/2608.02878
Artykuł wygenerowany ze wsparciem sztucznej inteligencji.
